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开源以太网项目Alexforencich Verilog语言 joe 2022-4-18 01745 joe 2022-4-18 15:28
WARNING: [Labtools 27-1347] Unable to find file [ ]. Please update hw_device ...attach_img Verilog语言 joe 2022-4-18 02344 joe 2022-4-18 09:34
香山处理器进度attach_img 新闻 joe 2022-4-17 01041 joe 2022-4-17 12:04
东亚时区RISC-V双周会attachment heatlevel 新闻 joe 2022-4-15 22865 joe 2022-4-29 16:58
xilinx DDR3 IP核使用代码attach_img heatlevel Verilog语言 joe 2022-4-13 38265 joe 2022-4-18 10:15
verilog的“==”与“===”attach_img Verilog语言 joe 2022-4-12 01093 joe 2022-4-12 16:17
fpga环形振荡器 Verilog语言 joe 2022-4-8 02799 joe 2022-4-8 15:07
microblaze的中断实验attach_img Verilog语言 joe 2022-4-8 02393 joe 2022-4-8 10:37
microblaze访问LMB和AXI BRAM Controllerattach_img Verilog语言 joe 2022-4-8 01825 joe 2022-4-8 10:28
MicroBlaze访问Zynq-7000的OCM Verilog语言 joe 2022-4-7 01761 joe 2022-4-7 14:10
set_property CLOCK_DEDICATED_ROUTE BACKBONEattach_img Verilog语言 joe 2022-4-7 11744 joe 2022-4-7 10:40
PL扩展以太网UDP通信模块端口及实例相关代码 Verilog语言 joe 2022-4-2 1978 joe 2022-4-2 13:44
zynq PL扩展以太网UDP通信及代码移值 Verilog语言 joe 2022-4-1 0964 joe 2022-4-1 16:21
spinal开发环境—Windows福音——解决仿真工具安装问题 SpinalHDL risc-wang 2022-3-16 0906 risc-wang 2022-3-16 06:49
SpinalHDL开发环境—仿真环境attach_img SpinalHDL risc-wang 2022-3-16 01026 risc-wang 2022-3-16 06:43
SpinalHDL开发环境——环境搭建新人帖 attach_img SpinalHDL risc-wang 2022-3-15 12193 joe 2022-4-1 16:03
CH32v103点灯程序报错,解决方案 CH32 cczzgg 2022-2-23 06947 cczzgg 2022-2-23 16:20
沁恒CH32V103C8T6点亮LED CH32 cczzgg 2022-2-22 07038 cczzgg 2022-2-22 16:18
沁恒CH32V103环境配置及软件基础操作新人帖 CH32 cczzgg 2022-2-22 17631 joe 2022-3-3 08:19
c++调用c,而c再调去c++ c/c++ joe 2022-2-17 01111 joe 2022-2-17 08:55
UG1144-xilinx-PetaLinux工具文档:参考指南 (中文版)attachment FPGA joe 2022-1-17 01119 joe 2022-1-17 15:14
线程池代码实验 java joe 2021-12-17 01156 joe 2021-12-17 10:17
麒麟操作系统V10桌面版下springboot+javafx等各种工具集成 java joe 2021-11-11 11405 joe 2021-12-8 09:33
希尔排序 java joe 2021-10-29 01336 joe 2021-10-29 08:55
选择排序 java joe 2021-10-28 01432 joe 2021-10-28 08:45
堆排序 java joe 2021-10-28 01409 joe 2021-10-28 08:42
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桶排序 java joe 2021-10-28 01184 joe 2021-10-28 08:33
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diplomacy协商之后信号指定连接问题attach_img heatlevel Chisel joe 2021-10-26 21495 joe 2021-10-27 10:51
rocketchip高级参数化机制--Parameters.alterpartial(13) Chisel joe 2021-10-25 11490 joe 2021-10-25 11:36
rocketchip高级参数化机制--必看--终极Config调试实验(12)attach_img heatlevel Chisel joe 2021-10-21 21478 joe 2021-10-21 10:37
rocketchip高级参数化机制--新版本Config调试实验(11) Chisel joe 2021-10-18 11428 joe 2021-10-19 11:11
case class和case object模式匹配实验 Scala语言 joe 2021-10-18 11878 joe 2021-10-18 16:16
Option的map filter foreach用法 Scala语言 joe 2021-10-18 11963 joe 2021-10-19 08:27
scala final用法 Scala语言 joe 2021-10-18 03697 joe 2021-10-18 09:20
risc-v的cake pattern实验 Chisel joe 2021-10-18 02688 joe 2021-10-18 08:43
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RISC-V & rocket-chip目录 Chisel joe 2021-10-16 01364 joe 2021-10-16 11:48
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tilelink学习笔记(一)attachment Chisel joe 2021-10-16 01741 joe 2021-10-16 10:30
Diplomacy and TileLink from the Rocket Chip Chisel joe 2021-10-16 01200 joe 2021-10-16 10:17
浅谈乱序执行 CPU risc-v芯片设计 joe 2021-10-16 01382 joe 2021-10-16 10:03
在 Vivado 中对 chisel3 产生的 verilog 代码仿真 Chisel joe 2021-10-16 01102 joe 2021-10-16 09:52
研究 Rocket Chip 的 BSCAN 调试原理 Chisel joe 2021-10-16 01771 joe 2021-10-16 09:48
通过 BSCAN JTAG 对 Rocket Chip 进行调试 Chisel joe 2021-10-16 0979 joe 2021-10-16 09:42
在 Rocket Chip 上挂接 TLRAM Chisel joe 2021-10-16 01045 joe 2021-10-16 09:34
chisel rocketchip在win7 64位下成功实验attach_img Chisel joe 2021-10-14 01189 joe 2021-10-14 15:57
rocketchip高级参数化机制--Diplomacy实验代码(10)heatlevel Chisel joe 2021-10-14 312225 joe 2021-10-17 20:01


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