设计语言为Verilog,提供基于Xilinx和Intel官方板子的例程。可移植性高,通过上层的参数可配置为Xilinx的Vivado平台以及Intel的Quartus平台,大家不用过多担心因为平台的原因而需要做过多的修改,比如大家关心的Vivado和Quartus支持的一些iddr和oddr等核的不同,代码也通过参数化来进行设计,方便不同平台的移植。Alexforencich支持1G/10G/25G速率。其中ip_complete (1G) 或者ip_complete_64(10G/25G)仅支持IP和ARP。udp_complete (1G) 或者udp_complete_64(10G/25G)支持UDP,IP和ARP。 项目地址: // github地址 https://github.com/alexforencich/verilog-ethernet.git // 官网地址 http://alexforencich.com/wiki/en/verilog/ethernet/start
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