请选择 进入手机版 | 继续访问电脑版

risc-v中文社区

 找回密码
 立即注册
查看: 1698|回复: 0

[原创] 开源以太网项目Alexforencich

[复制链接]

347

主题

564

帖子

2237

积分

管理员

Rank: 9Rank: 9Rank: 9

积分
2237
发表于 2022-4-18 15:28:44 | 显示全部楼层 |阅读模式

设计语言为Verilog,提供基于Xilinx和Intel官方板子的例程。可移植性高,通过上层的参数可配置为Xilinx的Vivado平台以及Intel的Quartus平台,大家不用过多担心因为平台的原因而需要做过多的修改,比如大家关心的Vivado和Quartus支持的一些iddr和oddr等核的不同,代码也通过参数化来进行设计,方便不同平台的移植。Alexforencich支持1G/10G/25G速率。其中ip_complete (1G) 或者ip_complete_64(10G/25G)仅支持IP和ARP。udp_complete (1G) 或者udp_complete_64(10G/25G)支持UDP,IP和ARP。

项目地址:

// github地址

https://github.com/alexforencich/verilog-ethernet.git

// 官网地址

http://alexforencich.com/wiki/en/verilog/ethernet/start


回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则



Archiver|手机版|小黑屋|risc-v中文社区

GMT+8, 2024-3-29 08:50 , Processed in 0.026479 second(s), 17 queries .

risc-v中文社区论坛 官方网站

Copyright © 2018-2021, risc-v open source

快速回复 返回顶部 返回列表