设为首页收藏本站
切换到窄版

risc-v中文社区

 找回密码
 立即注册
risc-v中文社区 › 最新回复
订阅

最新回复

标题 版块/群组 作者 回复/查看 最后发表
rocketchip高级参数化机制--Diplomacy语法基础（9） Chisel joe 2021-10-13 01943 joe 2021-10-13 17:08
rocketchip高级参数化机制--Diplomacy语法基础（8） Chisel joe 2021-10-13 01049 joe 2021-10-13 13:43
forall用法 Scala语言 joe 2021-10-10 01760 joe 2021-10-10 22:10
rocketchip高级参数化机制--Diplomacy语法基础（7） Chisel joe 2021-10-10 01074 joe 2021-10-10 10:39
chisel分频器（4）---50占空比的任意分频heatlevel Chisel joe 2021-10-9 310757 joe 2021-10-9 14:12
chisel分频器（1）---偶分频attach_img heatlevel Chisel joe 2021-10-5 22271 joe 2021-10-9 14:04
chisel分频器（3）---占空比为50%奇分频heatlevel Chisel joe 2021-10-9 34940 joe 2021-10-9 10:41
chisel分频器（2）---不考虑占空比的奇偶分频heatlevel Chisel joe 2021-10-8 43183 joe 2021-10-9 09:05
chisel 异步且低电平复位 Chisel joe 2021-10-8 11395 joe 2021-10-8 22:49
chisel withClock（时钟下降沿触发）用法 Chisel joe 2021-10-8 12932 joe 2021-10-8 22:32
包对象中的访问控制 Scala语言 joe 2021-10-4 01819 joe 2021-10-4 21:37
使用SpinalHDL设计神经网络加速器 SpinalHDL 小土豆 2021-10-2 01338 小土豆 2021-10-2 11:23
基于chisel/verilog的mini路由器实现之仿真测试 Chisel joe 2021-10-1 11090 joe 2021-10-1 10:52
父子类中具体方法转抽象方法 Scala语言 joe 2021-9-30 01295 joe 2021-9-30 11:21
基于chisel/verilog的mini路由器实现之源码attach_img heatlevel Chisel joe 2021-9-28 43876 joe 2021-9-30 10:02
chisel中使用scala的循环与不使用循环的对比heatlevel Chisel joe 2021-9-30 21117 joe 2021-9-30 09:55
0.U和0.U.asTypeOf(that)heatlevel Chisel joe 2021-9-29 21158 joe 2021-9-29 10:40
chipyard学习经验分享新人帖 digest Chisel Jay_Liao 2021-9-29 02575 Jay_Liao 2021-9-29 08:06
mini risc mcu源码heatlevel Chisel joe 2021-9-22 21570 joe 2021-9-23 09:47
mini risc mcu测试 Chisel joe 2021-9-23 01386 joe 2021-9-23 09:44
自动售货机(switch) Chisel joe 2021-9-22 11182 joe 2021-9-22 13:37
自动售货机(when)heatlevel Chisel joe 2021-9-22 21235 joe 2021-9-22 11:56
参数化的寄存器组装载和移位 Chisel joe 2021-9-22 11043 joe 2021-9-22 11:10
寄存器组装载和移位heatlevel Chisel joe 2021-9-22 21217 joe 2021-9-22 10:48
chisel创建过滤链heatlevel Chisel joe 2021-9-19 33200 joe 2021-9-22 09:26
openjdk for risc-v源码仓库(注册会员才能查看) - [阅读权限 20]attach_img 编程语言 joe 2021-9-19 02 joe 2021-9-19 18:47
verilog中数据交换(2)attach_img Verilog语言 joe 2021-9-18 12262 joe 2021-9-18 14:05
verilog中数据交换(1) Verilog语言 joe 2021-9-18 01161 joe 2021-9-18 14:00
chisel求最大公约数heatlevel Chisel joe 2021-9-18 21003 joe 2021-9-18 08:52
两个寄存器互相赋值问题 Verilog语言 joe 2021-9-17 0993 joe 2021-9-17 16:46
chisel N输入中求最大值 Chisel joe 2021-9-17 0966 joe 2021-9-17 09:44
risc-v开发基础 Scala reduceLeft和reduceRight---(37) Scala语言 joe 2021-9-17 01585 joe 2021-9-17 09:32
chisel 16位斐波那契线性反馈移位寄存器 Chisel joe 2021-9-17 01124 joe 2021-9-17 08:55
模式匹配之变量绑定 Scala语言 joe 2021-9-16 01661 joe 2021-9-16 20:00
chisel在内存中写数据并搜索目标数据 Chisel joe 2021-9-16 11151 joe 2021-9-16 17:01
chisel双端口缓冲区 Chisel joe 2021-9-16 11105 joe 2021-9-16 14:49
chisel查找表heatlevel Chisel joe 2021-9-16 32355 joe 2021-9-16 10:22
chisel对列---Queue(2) Chisel joe 2021-9-15 01242 joe 2021-9-15 20:43
chisel对列---Queue(1) Chisel joe 2021-9-15 01131 joe 2021-9-15 20:41
Reg变量判断和赋值顺序 Chisel joe 2021-9-15 01046 joe 2021-9-15 08:51
仲裁器Arbiter(3) Chisel joe 2021-9-12 11026 joe 2021-9-12 23:46
risc-v开发基础 Scala Seq的tail,init,scanLeft---(36) Scala语言 joe 2021-9-12 12479 joe 2021-9-12 13:26
仲裁器Arbiter(2) Chisel joe 2021-9-10 11131 joe 2021-9-10 21:26
几款常见risc-v芯片 risc-v芯片设计 joe 2021-9-10 12151 joe 2021-9-10 14:36
匿名和命名Bundle类问题attach_img heatlevel Chisel joe 2021-9-9 53610 joe 2021-9-10 14:12
泛型+T和val/var Scala语言 joe 2021-9-8 11219 joe 2021-9-9 23:27
学习资料：Chisel汇总 Chisel joe 2021-9-9 0997 joe 2021-9-9 22:12
主构造器private之后 Scala语言 joe 2021-9-9 11201 joe 2021-9-9 16:13
仲裁器Arbiter(1) Chisel joe 2021-9-9 01275 joe 2021-9-9 15:40
risc-v开发基础 Scala for语句中by用法---(35) Scala语言 joe 2021-9-9 01209 joe 2021-9-9 13:31
123456789下一页
导读首页


Archiver|手机版|小黑屋|risc-v中文社区

GMT+8, 2024-4-27 01:53 , Processed in 0.022622 second(s), 12 queries .

risc-v中文社区论坛 官方网站

Copyright © 2018-2021, risc-v open source

返回顶部