chisel,firrtl过程理解

joe

今天无意中看到iotesters一个chisel实验代码时，看到IDEA控制台显示如下，后面中文是我的分析和理解：
[info] [0.005] Elaborating design...   //首先要将chisel代码分析处理，包括scala语法分析，chisel内部分析，包括chisel中硬件类型电路连线分析
false  //这是我的实验代码中打印显示
Bool(OpResult in TestParamAdderModule) //这也是我的实验代码中打印显示
[info] [110.730] Done elaborating.  //各种分析都OK
Total FIRRTL Compile Time: 443.9 ms
Total FIRRTL Compile Time: 56.8 ms  //前面分析产生的.fir代码将放在工程目录中，对这些fir代码内容要进行中间语言firrtl编译处理，处理之后会产生对应的verilgo或system verilog等代码
End of dependency graph //其实，产生最终的verilog类型的代码就代表着硬件依赖关系电路图已经最终处理结束。
Circuit state created  //电路状态在iotesters组件的控制下产生并开始进入调试