create_clock 同一时钟管脚不同输入频率如何进行时钟约束
重点:-add选项。XDC时序约束（1）-create_clock在写.xdc约束⽂件时，要做的第⼀件事情就是使⽤create_clock对进⼊FPGA的时钟进⾏约束。其语法格式如下：create_clock[-add] [-name <clock_name>] -period <value> [-waveform<edge_list>] <targets>参数解释：-name表⽰⽣成的时钟名称-period表⽰时钟周期，单位为ns-waveform可以详细描述时钟占空⽐及其上下移位置<targets>端⼝列表-add⽤于为⼀个端⼝添加多个时钟约束例⼦：create_clock-period 10 -name clk_100 ⽣成了⼀个周期为10ns占空⽐为50%的时钟，其名字为clk_100，其端⼝名为clkcreate_clock-period 10 -waveform {8 12} -name clk ⽣成⼀个周期为10ns上升沿8ns，下降沿2ns的时钟create_clock-period 10 -name clk_100 create_clock-perioid 6.6 -name clk_150 -add 在clk⼀个端⼝上⽣成两个时钟，其周期分别为10ns和6.6ns。如果⼀个系统中同⼀个端⼝在不同时刻会有多种时钟输⼊，可以使⽤-add参数。否则，如果不添加-add参数，后⾯定义的时钟⽆效。
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