verilog模块
Verilog的基本设计单元是模块（block）。一个模块是有两部分组成的 ，一部分描述接口，另一部分描述逻辑功能，及定义输入时如何影响输出的，其语法形式如下：module 模块名称 （端口列表）；
I/O说明；
内部信号声明；
功能定义；
endmodule
举一个例子 或门电路：
module or (a,b,c);
input a;
input b;
output c;
assign c = a | b;
endmodule
当然，这是一个最简单的例子，纯粹为了展现verilog模块及其定义。
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